Re: 如何設計一個由a/d接收電壓不足,控制pwm時序的on跟off?
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初級會員
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發表於: 2006/1/3 23:31
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如何設計一個由a/d接收電壓不足,控制pwm時序的on跟off?
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初級會員
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如題:
線路是pwm控制一顆mos,而為降壓或升壓的線路,mos後面有穩壓電容及兩顆電阻分壓而得到電壓回授給A/D訊號腳. 我想設計一個不受其他部份程式影嚮Delay而正確持嬻的pwm控制MOS,這個pwm頻率大概100k Hz,但是他的on/off除了由本身的PWM控制外,另外由a/d接收到的電壓判斷,電壓由電阻分壓而得到,若電壓小於3V則PWM於PWM Duty HI 時,輸出則為HI,若已大於3V時,PWM就算當時Duty為HI時,則輸出也為OFF 此設計是為得到一穩定15V的電壓,但設計時亦不可因為其他程式的部份有Delay時間而失去準確的時序控制,亦即,PWM看起來像是獨立的,只能打開這個功能與關閉這個功能,當此功能打開則正確穩定運作PWM與A/D轉換 PS:我使用的是16F877晶片,與IDE的ASM組語寫
發表於: 2006/1/1 17:50
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