干擾除來來自電源迴路與地線佈局外，還有很重要的就是自mcu 拉線出去的方式，因為這些線其實就是一個感應天線，處理不好靜電就從這裡直接進到 IC 裡導致 EOS Damage。在這裡提出個人建議與大家討論:

1. 針對輸出拉線道外面: 建議在 PCB 端接頭之前可以在 Output Port 串個 220ohm 的電阻，當然最好是用NPN電晶體做驅動，這樣靜電打在線上應有電阻做阻檔比較不容易將 I/O 腳打穿。如果環境很差線又要很長使用光耦合隔離是個好方法。

2. 針對輸入的拉線 : 一般最常出現 EOS Damage 的問題就是這裡，因為輸入端的阻抗高容易靜電感應較強，降低線上的阻抗是很重要的，使用1Kohm 低阻抗 Pull-up or Pull-done 都可以降低干擾，且在 PCB 拉線出去前在串個不影響功能的 4.7K~10Kohm 的電阻。這樣就可以降低輸入線的阻抗如果感應到靜電時也可以藉由串連電阻的保護防止 Input 端被擊穿。

应该说,我的硬体设计还是考虑蛮多的.220V输入用了电容电感做派型滤波.可控硅RC消噪.变压器整流后11V有个1000UH的电解,经7805出来后5V加了100UH500MA的电感,到接近光耦的电源端又加了TVS做保护, 每个芯片旁边都加了 104电容.
模拟地和数字地只有一个接点.数字地是小网格覆铜而且是接机器外壳大地的.
我想应该是比较稳定的,
希望各位多提建议.让我做的更好,谢谢!

應該說,我的硬體設計還是考慮蠻多的.220V輸入用了電容電感做派型濾波.可控矽RC消噪.變壓器整流後11V有個1000UH的電解,經7805出來後5V加了100UH500MA的電感,到接近光耦的電源端又加了TVS做保護, 每個晶片旁邊都加了 104電容.
類比地和數位地只有一個接點.數位地是小網格覆銅而且是接機器外殼大地的.
我想應該是比較穩定的,
希望各位多提建議.讓我做的更好,謝謝!

舊製程的 ic ，在相同的條件下，會比新製程的來得好

但是在價格因素下，新的設計，都會採用新的ic ，接下來就是硬體工程師要想辦法去克服的了。

抗干擾能力這跟你的PCB Lauout有很大的關係，也跟你防雜訊干擾的設計有關。基本上 PIC 出廠都有經過標準的出廠測試。( 依據這個標準 JESD22 -A114 & JESD22-A115)
PIC16F723 的製程比 PIC16F73 的製程還要來的新，Die Size 也比較小，相對也就比較便宜。不敢說 PIC16F723 的抗雜訊會比 PIC16F73 好，只要依照抗雜訊的方式設計電路一般市沒有問題的。

准备用16F723替代16F73,不知抗干扰如何.我做的是可控硅调压电机控制,光耦隔离的