Re: pic16f72 當機
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高級會員
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感謝說明,受用良多.
發表於: 2009/1/14 11:30
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Re: pic16f72 當機
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版主
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並 0.1uF 的電容式可以吸收瞬間的脈衝,但也會影響響應時間,如果脈衝持續的能量時間就長 0.1uF 的效果就失效了,串電阻 470ohm 不會影響輸入的響應而且也可以提供持久的保護。
一般 I/O 線都只跑在PCB的話不串電阻還比較沒關係,但是如果有拉連接線到外面的開關、接頭等等的話就建議一定要串電阻,並且也要並接4.7K到 GND/VDD 以降低I/O腳的阻抗避免被干擾。
發表於: 2009/1/14 11:19
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Re: pic16f72 當機
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高級會員
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感謝RYANG大的說明
如果我在輸入埠的接腳都放有一個0.1uF的電容到地,它的效果是否也可達到吸收ESD電壓及電流呢? 另外 I/O 腳需串聯電阻,它的阻值多少較為合適呢?
發表於: 2009/1/14 11:07
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Re: pic16f72 當機
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版主
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感謝 Kunge 的詳細說明。
早上也跟公司裡的 FQE (Qulity Engineer) 交換一下意見,根據她所送給美國做分析的零件損壞故障分析報告中,大部分是 I/O 腳的 EOS Damage (過壓或過流的損壞) 造成 IC 內部的 ESD 保護二極體必貫穿;也就是說 I/O 腳承受來外界所引進來的突波電壓如果這時 I/O 腳有一串聯電阻相對的就能減少突波電壓所引起的電流量,這樣過多的能量就會被限制在電阻上,而進到 IC 的能量也可以被 ESD Diode 旁路到VCC & GND 做適當的保護,這樣也可以避免當機或發生 CMOS Latch-Up 的拴鎖效應。
發表於: 2009/1/14 9:11
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Re: pic16f72 當機
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高級會員
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要減少受干擾的影響,不外乎兩個方法,一個是減低干擾源的強度,另一個就是增加本身個抗干擾的能力,前者如是直流負載,一般可加飛輪二極體或加突波吸收器,如是交流負載則加突波吸收器或RC火花消除元鍵,後者則從電源及I/O兩者分別處理,電源加突波吸收器並採用與市電完全隔離的電源系統,並要加入穩壓裝置,I/O的部份要防止突波電壓或電流可加小電容或串聯電阻,如版主所言RESET腳的保護亦相當重要,當然光耦合器的使用可隔離電氣信號亦是很好的方式,但要注意光耦合器兩邊的電必須完全獨立才有用,連地線都必須分開
發表於: 2009/1/13 20:58
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Re: pic16f72 當機
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高級會員
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Ryang提到;[還有來自 I/O 腳的脈衝是否有串電阻來降低輸入的干擾?]的部分可否詳細說明?
發表於: 2009/1/12 21:03
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Re: pic16f72 當機
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版主
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這就是干擾,對初學者而言真的不好找,還是從地線的電流走向當作第一要件來處理,再來檢查一下 MCLR 的干擾接個電容也許有效,還有 PIC 的旁路電容是否有正確的接好,還有來自 I/O 腳的脈衝是否有串電阻來降低輸入的干擾?
發表於: 2009/1/12 10:01
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pic16f72 當機
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中級會員
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請教一下
我使用pic控制一個ac230V電源 pic用變壓器隔離高壓並降壓整流給pic,做七段顯示 及利用光藕合器供制230V電源給負載 很奇怪,一旦高壓測有大的電流波動時 pic就會當機約1~2秒 但是我監控vdd電源和一些接腳電壓都很正常. 我不明白除了,我已經用變壓器隔離電源了 二次側也沒發現有什麼壓降異常 到底還有那些情形,可以造成pic resset?
發表於: 2009/1/11 22:27
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